简介：这份资源是Xilinx UltraScale架构与产品数据手册概览（DS890 v4.5），面向FPGA与MPSoC系统设计师、硬件工程师及嵌入式开发者，用于快速了解UltraScale系列各产品家族的技术定位与选型依据。内容覆盖Spartan、Artix、Kintex、Virtex UltraScale/UltraScale+ FPGA以及Zynq UltraScale+ MPSoC、RFSoC，从成本敏感型应用到高带宽高性能场景逐一说明，并附器件资源对比表，便于在逻辑容量、Block RAM、DSP与收发器带宽之间做权衡。资源包共1个PDF文件，约722KB，为官方产品规格文档，适合作为选型参考与设计前的架构评估材料。已有76人学习下载，可供需要梳理UltraScale产品谱系、明确功耗与成本平衡点的工程师查阅。

1. 选型先看 DS890：一份把 UltraScale 八个家族摊开对比的速查表

上周有个做视频采集卡的同行问我，手头项目要从 Artix-7 迁到 UltraScale 平台，但打开选型页面一看，Spartan UltraScale+、Artix UltraScale+、Kintex UltraScale、Kintex UltraScale+、Virtex UltraScale、Virtex UltraScale+、Zynq UltraScale+ MPSoC、Zynq UltraScale+ RFSoC 八个名字排在一起，参数表横跨逻辑单元、UltraRAM、HBM、DSP、收发器速率、串行带宽、内存接口性能，当场就懵了。这份 DS890（v4.5，2024 年 3 月 4 日）就是解决这个问题的：它是 UltraScale 架构与产品线的总览数据手册，把八个家族的器件资源、封装兼容性、PS 外设、收发器能力全部收在一份文档里，做 FPGA、MPSoC 选型和迁移评估的人，第一份该翻的就是它。它不教你写 Verilog，但能让你在半小时内判断某个封装能不能平滑升级、某颗器件够不够跑你的 DSP 流水线。

2. 把八大家族按资源表拆开：先定位你的应用落在哪一档

DS890 最值钱的部分是 Table 1 那张 Device Resources 总表。它把八个家族放在同一组指标下横向对比，而不是让你在八个独立文档之间来回跳。选型时我一般先看三个数：系统逻辑单元（K）、DSP Slices、收发器最高速率，这三个基本决定了器件能不能装下你的设计、算力够不够、高速接口能不能跑起来。

2.1 从逻辑规模与 DSP 密度反推家族归属

把 Table 1 的数字按家族排一下，梯度非常清楚。Spartan UltraScale+ 的系统逻辑单元是 11K–218K，DSP 只有 24–384 片，收发器 0–8 条、最高 16.3 Gb/s，定位就是成本敏感、I/O 相对逻辑比例高的场景，比如工业控制、简单桥接。Artix UltraScale+ 逻辑 82K–308K，DSP 216–1200，收发器 4–12 条，主打的是成本优化下的串行带宽和信号处理密度，网络、视觉、视频处理这类要跑高速接口但又不能上高价器件的项目会落在这里。

Kintex 这一档开始分叉。Kintex UltraScale 逻辑 318K–1451K、DSP 768–5520、收发器 12–64 条，强调性价比，用了单片和 SSI（堆叠硅片互连）两种工艺；Kintex UltraScale+ 逻辑 356K–1843K，多了 UltraRAM（0–81 Mb），收发器 16–76 条、最高 32.75 Gb/s，DSP 1368–3528。这里有个容易看漏的点：Kintex UltraScale+ 的 DSP 上限反而比 Kintex UltraScale 低，但多了 UltraRAM 和更高的收发器速率，选型时不能只盯 DSP 数量，得看你的瓶颈是算力还是片上存储。

Virtex 是高端档。Virtex UltraScale 逻辑 783K–5541K、DSP 600–2880、收发器 36–120 条、最高 30.5 Gb/s；Virtex UltraScale+ 逻辑 862K–8938K、DSP 1320–12288、收发器 32–128 条、最高 58.0 Gb/s，还有 HBM DRAM 0–16 GB 的选项。Zynq UltraScale+ MPSoC 逻辑 81K–1143K，带 Processing System；RFSoC 逻辑 328K–930K，带 RF-ADC/DAC 和 SD-FEC。

实操上我会这样快速定位：先算设计综合后的 LUT/FF 需求，乘 1.3 的余量，落到逻辑单元区间；再数 DSP 流水线级数和并行通道数，对照 DSP Slices 上限；最后看收发器数量和单 lane 速率，决定是 16.3 Gb/s 够用还是要上 32.75 甚至 58.0 Gb/s。三步下来基本只剩一两个家族，再进具体器件表细看。

2.2 收发器与串行带宽：别只看单 lane 速率

Table 1 里有两列经常被混用：Max. GT Speed（Gb/s）和 Max. Serial BW (bidir)（Gb/s）。前者是单条收发器的最高线速率，后者是全器件双向串行带宽总和。Spartan UltraScale+ 单 lane 16.3 Gb/s、总带宽 261 Gb/s；Artix UltraScale+ 同样 16.3 Gb/s 单 lane，但总带宽 393 Gb/s；Kintex UltraScale 单 lane 16.3 Gb/s、总带宽 2086 Gb/s；Kintex UltraScale+ 单 lane 32.75 Gb/s、总带宽 3268 Gb/s；Virtex UltraScale+ 单 lane 58.0 Gb/s、总带宽 8384 Gb/s。

这个区别在背板设计里很要命。你要做 25G+ 背板，单 lane 速率决定能不能直驱，总带宽决定能塞多少条 lane。Virtex UltraScale+ 的 58.0 Gb/s 是给 100G/400G 端口准备的，而 Kintex UltraScale+ 的 32.75 Gb/s 覆盖 PCIe Gen4（16.0 GT/s）和多数 25G 以太网场景。文档里明确写了除 PS-GTR 外的收发器都支持 PCIe Gen3（8.0 GT/s）和 Gen4（16.0 GT/s）所需速率，但具体链路宽度和速率还受速度等级和封装限制，这一点在选型时必须以器件-封装组合表为准，不能只看家族上限。

2.3 UltraRAM 与 HBM：片上存储决定 BOM 成本

UltraRAM 是 UltraScale+ 才有的 4Kx72 块存储，Table 1 里 Spartan UltraScale+ 是 0–18.0 Mb，Artix UltraScale+ 0–81 Mb，Kintex UltraScale+ 90–360 Mb，Virtex UltraScale+ 0–36 Mb（注意这里 HBM 型号的 UltraRAM 反而少），Zynq UltraScale+ MPSoC 3.8–34.6 Mb，RFSoC 15.8–38.0 Mb。UltraRAM 的价值在于替代外部 SRAM/DRAM 做大数据缓冲，直接压 BOM。做视频帧缓存、雷达脉冲压缩、5G 基带符号缓冲这类需要大块连续片上存储的设计，Kintex UltraScale+ 的 90–360 Mb UltraRAM 往往是选它的核心理由，而不是 DSP 数量。

HBM 只在 Virtex UltraScale+ 上出现，0–16 GB，配合 CCIX 端口做加速器一致性互连。如果你的设计是内存带宽受限的加速卡，HBM 型号能省掉一大片外部 DDR 布线和功耗，但封装和供电复杂度也上去了，属于典型的“性能换设计难度”。

3. Zynq UltraScale+ 的 PS 与外设：MPSoC 和 RFSoC 怎么分工

DS890 对 Processing System 的描述集中在 Zynq UltraScale+ MPSoC 和 RFSoC 上，Table 2 把 CG、EG、EV、DR 四种器件类型的 PS 配置列得很清楚。这一段是选 MPSoC 还是 RFSoC 的关键依据，也是很多从纯 FPGA 转过来的工程师最容易低估的部分。

3.1 APU/RPU/GPU/VCU 的四种组合

Table 2 的四种器件类型差异如下：

CG 是精简版，双核 A53 加双核 R5F，没有 GPU 和 VCU，适合纯控制加轻量处理的场景。EG 加了 Mali-400 MP2，做 HMI、简单图形界面会用到。EV 再加 H.264/H.265 视频编解码单元，视频采集、编码、转发的项目直接选 EV，比在 PL 里软实现编码器省功耗也省逻辑。DR 是 RFSoC 的器件类型，四核 A53 加双核 R5F，没有 GPU 和 VCU，因为它的重头戏在 RF 数据转换子系统。

这里有个选型误区：很多人以为 MPSoC 的 PS 只是“附赠的 ARM”，实际上 APU 带 L1/L2 缓存层级，RPU 带 L1 和紧耦合内存子系统，各自都能访问 256KB 片上内存，PS 还集成了多协议动态内存控制器、DMA、NAND、SD/eMMC、Quad SPI 控制器。把控制面、协议栈、文件系统放在 PS 上跑，PL 只做数据面加速，这是 MPSoC 的标准分工，能显著降低 PL 逻辑占用。

3.2 PS-GTR 与高速外设的速率边界

PS 侧有 4 通道 TX/RX 的 PS-GTR 收发器，最高 6.0 Gb/s，能接 PCIe Gen2（5.0 GT/s，x1/x2/x4，Root Complex 或 Endpoint）、SATA（1.5/3.0/6.0 Gb/s）、最多两 lane 的 DisplayPort（1.62/2.7/5.4 Gb/s），也能接 USB 3.0 和 SGMII。通用外设包括一对 USB 2.0 控制器（host/device/OTG 可配）、I2C、UART、符合 ISO11898-1 的 CAN2.0B、四个三速以太网 MAC，以及 128 位 GPIO（78 位走 MIO、96 位走 EMIO）。

这些数字在系统框图阶段就要对一遍。比如你要做一路 PCIe Gen3 x4 的上游接口，PS-GTR 只到 Gen2，就得走 PL 侧的 GTH/GTY 收发器；如果只是 Gen2 x1 的板级管理通道，PS-GTR 足够，还能省下 PL 收发器给数据面。DisplayPort 两 lane 5.4 Gb/s 的上限也决定了你不可能在 PS 侧直接推 4K 高刷，得评估 PL 方案。

3.3 RFSoC 的 RF 数据转换与 SD-FEC 子系统

RFSoC 在 PS 之外多了 RF 数据转换子系统，包含多路 RF-ADC 和 RF-DAC，可单独配置为实数数据，多数情况下可成对配置为实部/虚部 I/Q 数据。DFE 器件还集成了数字前端 IP 核，把 5G radio 里大量 DFE 功能做进硬核，配合 PL 的可编程性做 5G 实现。SD-FEC 块支持 LDPC 编解码和 Turbo 译码，面向 5G 无线、回传、DOCSIS、LTE。

选 RFSoC 的判断标准很直接：如果你的信号链里 ADC/DAC 采样率、通道数、I/Q 配对方式能落进 RFSoC 的转换器规格，且需要 LDPC/Turbo 这类 FEC，那它比“外挂 ADC + FPGA 做 FEC”省功耗、省面积、省调试。反过来，如果采样率和通道数超出片内转换器能力，或者你用的是特殊模拟前端，那就回到 Kintex/Virtex UltraScale+ 加外部转换器的路线。

4. 封装兼容与迁移：同一 footprint 标识码才是后悔药

DS890 专门有一节讲 Migrating Devices，核心规则只有一句：任意两个 footprint 标识码相同的封装是 footprint 兼容的。文档举的例子是 Kintex UltraScale 的 A1156 封装与 Kintex UltraScale+ 的 A1156 封装兼容，Virtex UltraScale 的 B2104 与 Virtex UltraScale+、Kintex UltraScale 的 B2104 兼容。这条规则是硬件工程师的后悔药——PCB 一次投板，后面靠换器件升级容量或换家族，不用重新 layout。

4.1 用器件-封装组合表核对 I/O 与收发器

兼容不等于资源等价。同一个封装标识码下，不同器件的可用 I/O 数、收发器通道数可能不同。Spartan UltraScale+ 的器件-封装组合表（Table 4）就把每个封装下各型号的 HDIO、HPIO、XP5IO、GTH 数量列了出来。比如 CMVA529（12x12 mm）在 SU10P/SU25P/SU35P 上是 0 HDIO、0 HPIO、0 XP5IO、0 GTH，到 SU50P/SU55P/SU65P 变成 100 HDIO、52 HPIO，SU100P 是 120 HDIO、52 HPIO，SU150P/SU200P 是 120 HDIO、52 HPIO、0 XP5IO、0 GTH。SBVB625（21x21 mm）在 SU150P/SU200P 上是 168 HDIO、52 HPIO、0 XP5IO、0 GTH。

这意味着你按 SU50P 的 CMVA529 画板，后面想升到 SU100P 同封装，I/O 从 100/52 变成 120/52，多出的 20 个 HDIO 能不能用取决于你的 bank 分配和 PCB 走线。所以迁移评估的正确顺序是：先锁定封装标识码，再逐型号核对 I/O 和收发器数量，最后看速度等级和温度等级是否覆盖。

4.2 迁移时的电源与配置差异

文档没有展开讲电源域差异，但实操中这是迁移翻车的重灾区。UltraScale 和 UltraScale+ 的核压、辅助电压、收发器供电要求不同，同一封装兼容不代表电源方案可以直接复用。我的习惯是在迁移前把两份器件的电源引脚定义和上电时序要求并排对一遍，尤其是 UltraScale+ 多了 UltraRAM 和更复杂的 PS 供电域，MPSoC 还涉及 PS 与 PL 的上电顺序。配置方面，UltraScale 架构的配置细节在 UG570，Zynq UltraScale+ 的寄存器级信息在 UG1085，迁移前至少把配置模式（Quad SPI、SD、JTAG）和加密启动流程过一遍，别等板子回来才发现启动镜像不兼容。

5. 避坑与排查：选型阶段最容易翻车的五件事

5.1 把家族上限当成器件实际能力

现象：照着 Table 1 的家族最大值选型，画完板发现具体型号的收发器少几条、DSP 少一半。原因：Table 1 给的是家族区间，具体型号在区间内的位置差异很大，且受封装限制。解决：锁定家族后必须进具体器件表，按型号逐项核对逻辑、DSP、Block RAM、UltraRAM、收发器数量和速率，封装组合表里的 I/O 数也要对。

5.2 忽略 PS-GTR 与 PL 收发器的分工

现象：系统框图里把 PCIe Gen3 挂在 PS 上，做到一半发现 PS-GTR 只到 6.0 Gb/s。原因：PS-GTR 最高 6.0 Gb/s，PCIe 只支持到 Gen2。解决：Gen3 及以上走 PL 侧 GTH/GTY，PS-GTR 留给 Gen2、SATA、DisplayPort、USB 3.0、SGMII 这类外设，画框图时就把每条高速链路的归属标清楚。

5.3 用 DSP 数量代替实际算力评估

现象：两个家族 DSP Slices 数量接近，实测吞吐差一截。原因：DSP 性能还取决于 DSP Performance（GMAC/s）和器件速度等级，Table 1 里 Kintex UltraScale+ 是 6287 GMAC/s，Virtex UltraScale+ 是 21897 GMAC/s，差距远大于 DSP 片数差距。解决：按目标时钟频率乘 DSP 片数估算 GMAC/s，再对照表中的 DSP Performance 列，留 20% 以上余量。

5.4 迁移只看封装兼容不看 bank 分配

现象：同封装升级型号后，部分 I/O 不可用或时序变差。原因：同封装不同型号的 bank 划分和可用 I/O 数可能不同。解决：迁移前导出两份器件的引脚定义做 diff，重点看 bank 电压、差分对位置、时钟专用引脚，PCB 走线按最坏情况预留。

5.5 低估 UltraRAM 与 HBM 的供电和布线复杂度

现象：为省 BOM 选了带 UltraRAM 或 HBM 的型号，结果电源设计和 PCB 层数超预算。原因：UltraRAM 和 HBM 对供电完整性、去耦、层叠要求更高，HBM 还涉及硅中介层封装。解决：选型阶段就把电源方案和 PCB 成本拉进来评估，HBM 型号尤其要确认封装供货和散热方案，别只盯着片上存储容量。

6. 把 DS890 用成选型 checklist：我的三步核对法

拿到一个新项目，我不会从头读 DS890，而是把它当 checklist 用。第一步，按第 2 章的方法把逻辑、DSP、收发器三个数落到家族区间，圈定一到两个候选家族；第二步，打开对应家族的器件-封装组合表，按封装标识码筛出 footprint 兼容的型号序列，把 I/O、收发器、UltraRAM 逐项填进一张对比表；第三步，对 Zynq 系列补查 Table 2 的 PS 配置和 PS-GTR 速率边界，确认控制面外设够不够、高速链路归属对不对。

这张对比表我一般会留四列：型号、关键资源、封装兼容组、迁移风险备注。迁移风险备注里专门记三类东西——电源域差异、bank 分配变化、配置启动方式变化。这三类是最容易在二次投板时咬人的地方，写下来比记在脑子里靠谱。

还有一个习惯：每次做迁移评估，我都会把 DS890 的版本号和日期抄在对比表表头。这份文档是 v4.5、2024 年 3 月 4 日版，器件资源和封装组合会随版本更新，拿旧版做选型可能漏掉新型号或修正过的参数。文档里也明确指向了 UG570（配置）、UG1085（Zynq UltraScale+ 技术参考）、UG583（PCB 设计迁移）三份配套文档，DS890 负责“选哪个”，这三份负责“怎么落地”，别指望一份总览手册解决所有问题。

从那以后我每次做 UltraScale 选型，都强制先跑一遍这三步核对，再把对比表发给硬件和电源同事交叉确认，宁可前期多花半天，也不想在投板后对着不兼容的 bank 分配返工。希望帮到你。

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