简介：这份资源围绕平面变压器设计与计算展开，面向从事车载紧凑电源、高频开关电源开发的硬件工程师及电子类专业学习者，重点解决低剖面变压器选型、绕组与磁芯设计、关键参数核算等实际问题，兼顾入门理解与工程计算参考。压缩包内为1个PDF文件，约3.84MB，内容按平面变压器简介、设计原理、关键计算公式与应用场景依次展开：材料部分讲铁氧体磁芯与铜箔绕组的选取，结构部分涉及多层平行绕组、EE型与EFD型磁芯布局，计算部分给出匝比、最大磁通密度、电流密度、功率与效率等公式及符号单位说明，并延伸到车载充电器、DC/DC转换器、通信电源模块与便携医疗设备等落地场景。已有517人学习下载，可作为电源设计时的公式速查与方案比对材料，帮助读者理解高频低损耗、散热与小型化的设计权衡。

1. 车载紧凑电源的层高困局：为什么最后都换成了平面变压器

把一款 48V 输入、12V/25A 输出的车载紧凑电源塞进 20mm 高的机壳里，最先卡住设计的往往不是拓扑，而是变压器本身。传统绕线骨架立起来就要吃掉 25mm，还要为风道留空间，浸漆之后高度更是没法压。平面变压器把绕组直接做进 PCB，磁芯卧进板子里，整件高度能控制在 12mm 以内，漏感还更容易控制——这也是它在车载紧凑电源、通信电源模块里越来越常见的原因。这套方案围绕一款 300W 级紧凑电源展开，把磁芯怎么选、匝数怎么定、叠层怎么排、公式怎么算、最后怎么验收串成一条能走通的链路，适合正在做电源类毕设或课设、需要交一份说得清也算得准的平面变压器设计及计算公式的人。

2. 总体方案设计：从电气指标到磁芯、绕组、叠层的四段推演

一套平面变压器方案落到纸面上其实只有四件事：把输入边界钉死、把磁芯定下来、把叠层排出来、把回改的路留好。顺序不能乱，因为后面每一步都在吃前一步的结论。我见过不少设计一上来就翻磁芯手册挑型号，挑完发现窗口塞不下四层 2oz 铜，只能回头重选，前面算的匝数全部作废。四段推演的意义就在于：每一步都留下一个可以回退的接口，改一层不用推翻全部。

2.1 设计输入表：先把边界条件钉死

设计输入不是把客户给的几行指标抄一遍，而是要把所有会倒逼变压器结构的条件翻译成数字。同样是 300W，输入 36–60V 和输入 400V 做出来的平面变压器完全是两个东西：前者初级匝数个位数、次级一匝、铜厚是主要矛盾；后者初级几十匝、层数翻倍、绝缘是主要矛盾。所以第一步要做一张能把约束暴露出来的表。

这张表里最容易被忽略的是「允许高度」和「冷却方式」两行。高度直接锁死了磁芯形状和板层数，12mm 以内基本只能选卧式 E 型或平板型磁芯配 8～12 层板；冷却方式则决定了电流密度到底敢取多少，自然对流下我一般按 4～5 A/mm² 保守取，灌封导热能到 8 A/mm²。同一套公式，这两行填错，算出来的叠层就是废的。

填完表还要做一件事：把「最恶劣工况」标出来。对宽压输入来说，最大伏秒积通常出现在最高输入电压配最小占空比那一点，而不是最低输入电压。这个点定错，后面磁密校核全错。

2.2 磁芯选型：Ae、窗口和高度三者互相拉扯

平面变压器的磁芯选型是三个约束的博弈：有效截面积 Ae 要够大以免饱和，窗口面积 Aw 要够大以塞下铜，高度要够矮以符合整机。三者不可能同时最优，工程上的做法是用面积积法先框一个范围，再在范围内挑高度合适的型号。

面积积的估算式在方波拓扑下可以写成这样：

Ap = Ae × Aw ≈ P × 10^4 / (Kf × Ku × f × Bm × J) [cm^4]

代入示例参数：视在功率 P 取 350W（含 10% 裕量），波形系数 Kf 取 4（方波），窗口利用率 Ku 取 0.3（PCB 绕组比绕线低，因为层间要有介质和边距），频率 f = 250 kHz，工作磁密 Bm = 0.2 T，电流密度 J = 400 A/cm²（即 4 A/mm²）。算下来 Ap ≈ 0.146 cm⁴。

这个数值意味着什么？找一款 Ae = 0.6 cm²、Aw = 0.24 cm² 的卧式磁芯，Ap 正好是 0.144 cm⁴，刚好卡在线上。再小一档就会在窗口上顶死，再大一档高度就超了。这就是面积积法的用法：不是给你一个精确答案，而是把候选范围从几十款缩到两三款。

提示：Ku 的取值直接决定结果。PCB 绕组的窗口利用率通常在 0.25～0.35，因为每层铜箔之间要压半固化片，板边还要留 0.5mm 以上的余量。按 0.5 去算，选出来的磁芯一定偏小，打样时窗口塞不下。

磁芯材料这一层，车载场景优先看两点：宽温范围内的饱和磁密，以及 80～100℃ 附近的损耗谷。锰锌铁氧体在 100℃ 时饱和磁密会掉到室温的八成左右，所以设计上限不能按手册上的室温值取。我一般的习惯是把工作峰值磁密控制在 0.2～0.25 T，给高温和瞬态各留一层余量。

2.3 绕组与叠层规划：先定层数再定线宽

很多人排叠层是从线宽开始算的：定一个走线宽度，再算能过多大电流。这个顺序反了。平面变压器的铜厚是被板材规格锁死的（1oz = 35µm，2oz = 70µm，3oz = 105µm），而层数是设计自由度，所以正确的做法是先用电流密度预算算出需要多少层铜，再反过来校验窗口和总高度装不装得下。

以示例的次级为例：输出 25A，全波整流下每个次级绕组只在部分时间导通，有效值大约 17.7A。如果目标电流密度是 8 A/mm²，需要的总铜截面就是 17.7 / 8 ≈ 2.2 mm²。单层 2oz 铜、走线等效宽度 7mm，截面是 0.07 × 7 = 0.49 mm²，需要 5 层才能凑够。5 层并联在 12 层板里是排得下的，但如果整机只允许 8 层板，就得把铜厚提到 3oz 或者把走线加宽到 10mm。

初级侧的问题正好相反。匝比 2:1 意味着初级只有 2 匝，每匝承担的电流却不小，匝数少、电流大，必然要多层并联。2 匝 × 4 层并联，加上次级 4～5 层，再加两层屏蔽，板层一下子就到 12 层。总厚度按每层 0.1mm 介质加铜厚估算，大概 1.6～2.0mm，磁芯卧进去之后整件高度仍然能压在 10mm 上下。

注意：层数一旦定下来，后面所有参数（每层宽度、并联数、漏感）都跟着锁死。改层数等于重新打样，成本和时间都不划算，所以这一步要多花半天时间反复验算。

2.4 设计闭环：算、画、试、回改

平面变压器设计不是一条直线，而是一个四步循环：先用计算表算出匝数、磁密、铜截面，再画叠层图确认窗口和高度，然后打样实测电感量、漏感、温升，最后拿实测值回改计算表里的假设参数。

第一轮循环里最容易翻车的地方是「假设参数」这一栏。Ku、交流电阻系数、磁芯损耗系数，初算时都是估的，实测之后偏差可能到 30%。负责任的做法是在计算表里给每个假设值单独开一列，标注来源（手册值 / 经验值 / 实测值），打样回来后逐项替换。第二轮循环的准确度会明显不一样。

这套闭环还有个隐性好处：答辩或者交付评审的时候，你可以把两轮计算表并排摆出来，说明哪个参数被修正了、为什么修正，比只给一个最终结果有说服力得多。

3. 关键计算公式：把五个公式串成一条能跑通的链路

教科书上的平面变压器公式是分散的：匝比一个公式、磁密一个公式、电流密度一个公式、功率和效率各一个。真到设计的时候，这些公式得串成一条链，前一个的输出是后一个的输入，任何一环断开，最后的数字都不能用。这一章按实际计算的顺序把它们排一遍。

3.1 匝比与匝数：伏秒积才是真正的约束

匝比表面上由电压比决定，但真正卡住匝数的是伏秒积。全桥拓扑下，副边输出与匝比、占空比的关系是：

Vout = 2 × D × Vin × (Ns / Np)

D 是单个原边脉冲的占空比。示例里 Vin = 36～60V、Vout = 12V，若取 Np : Ns = 2 : 1，则最低输入时 D = 12 / (2 × 36 × 0.5) = 0.33，最高输入时 D = 12 / (2 × 60 × 0.5) = 0.20。两个值都在 0.45 的上限之内，说明这组匝比可用。

匝比确定之后，匝数的绝对值还要过磁密这一关。初级匝数 Np 与磁密摆幅的关系是：

ΔB = Vin × ton / (Np × Ae)

其中 ton = D / (2f) 是单侧导通时间。把示例代进去：36V、D = 0.33 时 ton = 0.66µs，ΔB = 36 × 0.66e-6 / (2 × 60e-6) = 0.20 T；60V、D = 0.20 时 ton = 0.40µs，ΔB = 60 × 0.40e-6 / (2 × 60e-6) = 0.20 T。两个点算出来一样，这不是巧合——占空比随输入电压反比变化，伏秒积基本恒定，这也是为什么宽压输入设计只需要校核一个点。

但要注意，这个「恒定」只在闭环调节范围内成立。启动瞬间、负载突变、短路保护动作之前，占空比可能顶到最大值，那一瞬间的伏秒积才是真正的最恶劣点。我一般会额外按 D_max = 0.45 再算一遍，把结果作为磁芯不饱和的硬性判据。

3.2 磁通密度校核：Bmax 和损耗的双重红线

磁通密度有两条红线：一条是饱和，一条是损耗。

饱和这条线好判断：峰值磁密 B_pk = ΔB / 2，示例里是 0.10 T，距离 100℃ 下 0.35～0.40T 的饱和点很远，安全。但很多设计就停在这里，忘了损耗那条线。

磁芯损耗用 Steinmetz 经验式估算：

Pv = k × f^α × B^β [mW/cm^3]

k、α、β 由材料手册给出，方波激励下还要乘一个波形修正系数，通常取 1.2～1.5。250 kHz、0.1 T 峰值的工作点，不同材料的体积损耗可能相差两三倍。选材时看的是「工作频率 + 工作磁密 + 100℃」这个三元组对应的损耗值，不是手册首页的典型值。

还有一条常被忽略的：直流偏磁。全桥和半桥如果存在伏秒不平衡，磁密工作点会整体偏移，一侧更容易饱和。解决办法是在原边串隔直电容，或者在计算时把 B_pk 按 1.2 倍降额。这一点在车载这种输入波动大的场景里尤其重要。

3.3 电流密度与窗口利用率：铜厚、并层与温升的三角关系

电流密度的公式很简单：

J = Irms / A_cu

难的是 A_cu 怎么算，以及 J 到底取多少。

A_cu 是所有并联层的铜截面之和。次级 5 层 2oz、每层等效宽度 7mm，A_cu = 0.07 × 7 × 5 = 2.45 mm²。次级有效值 17.7A，J = 7.2 A/mm²。这个值在灌封导热条件下是合理的，自然对流就偏高了。

提示：这里的 Irms 必须是绕组的真实有效值，不是输出电流。全波整流下次级每个绕组只在 2D 的时间比例内导通，D = 0.25 时导通占比 0.5，Irms = Iout × √0.5 ≈ 0.71 × Iout。按输出电流直接算，铜截面会多留 40%，白白浪费窗口。

窗口利用率 Ku 则是反过来校验的：所有绕组的铜截面之和除以窗口面积，示例里大约 0.28。这个值低于 0.25 说明磁芯选大了，高于 0.35 说明窗口要爆。Ku 和 J 是一对互相牵制的参数，调一个另一个必然动。

温升不用精确建模，工程上用热阻估算就够：总损耗（铜损 + 磁芯损）乘以一个经验热阻（灌封件大约 8～15 K/W，取决于外壳面积），得到温升。示例总损耗估 8W，热阻取 10 K/W，温升 80K，加上 85℃ 环境温度就到了 165℃，明显超标——这时候要么降电流密度，要么改散热路径，要么换更大的磁芯。这一步算下来不通过，说明前面某一步的假设太乐观了。

3.4 一条可复现的计算脚本

把上面这些公式写进一段脚本，改参数就能重算，比在表格里手填公式不容易出错：

import math # ===== 1. 设计输入：车载紧凑电源 48V 转 12V/25A ===== Vin_min, Vin_max, Vin_nom = 36.0, 60.0, 48.0 # 输入范围 V Vout, Iout = 12.0, 25.0 # 输出 V / A，约 300 W f_sw = 250e3 # 开关频率 Hz D_max = 0.45 # 单脉冲最大占空比（含死区裕量） Ae = 60e-6 # 磁芯有效截面积 m^2 = 60 mm^2 Np, Ns = 2, 1 # 匝数，受叠层整数约束 # ===== 2. 各输入电压点的稳态占空比 ===== n = Np / Ns for vin in (Vin_min, Vin_nom, Vin_max): D = Vout / (2 * vin / n) # 全桥 + 全波整流 flag = "OK" if D <= D_max else "超限" print(f"Vin={vin:5.1f}V D={D:.3f} {flag}") # ===== 3. 磁密摆幅：闭环工作点 与 极端占空比 各算一次 ===== def dB(vin, D): ton = D / (2 * f_sw) # 单侧导通时间 s return vin * ton / (Np * Ae) # T dB_work = max(dB(v, Vout / (2 * v / n)) for v in (Vin_min, Vin_max)) dB_worst = dB(Vin_max, D_max) # 极端工况：占空比顶到上限 print(f"闭环 ΔB = {dB_work*1000:.1f} mT，极端 ΔB = {dB_worst*1000:.1f} mT") # ===== 4. 次级铜截面与电流密度 ===== D_nom = Vout / (2 * Vin_nom / n) # 额定点占空比 Irms_sec = Iout * math.sqrt(2 * D_nom) # 次级绕组有效值 A cu_thick = 0.07 # 2 oz 铜厚 mm w_trace = 7.0 # 单层等效走线宽度 mm layers = 5 # 次级并联层数 A_cu = cu_thick * w_trace * layers # 总铜截面 mm^2 print(f"Irms={Irms_sec:.1f}A A_cu={A_cu:.2f}mm^2 J={Irms_sec/A_cu:.1f}A/mm^2")

这段脚本的执行逻辑是三层校核：第一层查占空比是否越界，第二层查磁密是否超限，第三层查电流密度是否落在工艺允许区间。三层都过，才进入叠层图绘制。

参数修改的入口也很明确：Np/Ns改匝比，Ae改磁芯，layers/w_trace/cu_thick改叠层，f_sw改频率。哪一项不通过，就回改对应的那一行，不用整体重算。脚本里dB_worst那一行是特意加的——只算闭环工作点很容易漏掉启动和短路瞬间的极端伏秒积。

3.5 公式之外必须补的三个修正项

纯公式算出来的结果和实测之间通常差 15～30%，差距来自三个修正项，设计阶段不补，打样后必然要返工。

第一项是占空比丢失。漏感在换流过程中会吃掉一部分伏秒积，实际加到副边的电压比理论值低，输出要达到额定就得靠原边多给占空比。漏感按 Lm 的 2%～5% 控制时，占空比丢失通常在 3～5 个百分点，匝比设计时要把这部分裕量留出来。

第二项是铜阻的温升修正。铜的电阻温度系数是 0.4%/℃，从 25℃ 到 100℃ 电阻要涨 30%。铜损按室温算 5W，满载热稳态下其实是 6.5W，温升估算要按热态电阻算，否则算出来永远比实测低。

第三项是磁芯损耗的温度特性。铁氧体的损耗随温度先降后升，在 80～100℃ 有个谷底。如果设计的工作点刚好落在谷底附近，实测损耗会比按室温参数算的低；如果环境温度低，损耗反而更高。车载场景要从 -40℃ 一路校核到 125℃，不能只看常温一个点。

4. PCB 绕组的落地细节：叠层顺序、绝缘与漏感控制

计算表通过之后，方案还有一半没落地：叠层怎么排、绝缘怎么做、漏感和寄生电容怎么平衡。这一章讲的都是画板子之前必须定下来的事，改起来比改公式贵得多。

4.1 叠层顺序：交错排法怎么落

平面变压器的叠层不是把初级放一起、次级放一起就完事。初级和次级分层堆放，磁动势不平衡，漏感会明显偏大；交错排列（P-S-P-S）能让磁动势互相抵消，漏感可以降到前者的三分之一。

示例的 12 层板可以这样排：

这个排法有两个要点。一是初级的两匝必须由不同的层串联构成，同一层绕两匝会形成很大的层间电容；二是次级的 5 层并联要分散在叠层的不同深度，全部挤在一起会导致邻近效应加剧，交流电阻反而比分散排布高。

注意：并联的层之间要靠过孔连接，过孔位置要对称分布。所有并联层从一端进、另一端出，过孔数量按每安培 2～3 个设计，否则过孔成了新的热点。

4.2 绝缘与爬电：安规距离不靠目测

初次级之间是加强绝缘，介质厚度不能只按「耐压除以击穿场强」算。半固化片的实际厚度受板厂压合工艺影响，标称 0.2mm 压完可能只有 0.15mm，而且边缘会有树脂流失导致的厚度不均。工程上的做法是按标称值的 70% 折算，再留一倍裕量。

爬电距离是另一个常被忽略的点。磁芯是导体（铁氧体在安规里按导体处理），绕组到磁芯边缘的距离、绕组到板边的距离、过孔到板边的距离，都要满足对应工作电压下的爬电要求。板边开窗处如果铜箔露出来，距离按最外沿算，不是按设计线算。

耐压测试本身也有个坑：测试电压加在初次级之间时，电流会通过层间电容耦合，漏电流可能超过判定阈值，但绝缘其实是好的。遇到这种情况不要急着改设计，先确认测试设备的漏电流阈值设置和升压速率，很多「击穿」是测试方法的问题。

4.3 漏感与寄生电容：两个方向相反的敌人

漏感和寄生电容是一对天生的矛盾：要降低漏感，就得让初次级靠得更近、交错得更彻底；但靠得越近，层间电容越大，共模噪声越难处理。

漏感的控制手段按效果排序：交错排布 > 减小层间介质厚度 > 增加绕组宽度 > 缩短磁路。示例里如果交错排布做到位，漏感能控制在 Lm 的 3% 以内。超过 5%，副边振铃就会明显，同步整流管的电压应力上升。

寄生电容的控制手段相反：增加层间介质厚度、减少交错层数、加静电屏蔽层。实际设计里通常先满足漏感指标，再用一层屏蔽把共模压下去。屏蔽层要单点接地，接地点选在靠近原边地的那一端，接错了反而会把噪声耦合到副边。

这里没有精确公式能一次算准，我一般的做法是先按交错方案打一版，实测漏感和共模噪声，再决定屏是否需要加厚或者调整屏蔽层位置。这一版打样基本是必须付出的成本，想靠仿真完全替代，玄学成分太大。

4.4 热路径：铜损往哪里走

平面变压器的铜损分布在十几层铜箔里，热量要往外走只有两条路：沿铜箔横向传导到板边，或者穿过介质垂直传导到磁芯和外壳。

垂直方向的热阻主要来自半固化片，导热系数只有 0.2～0.3 W/(m·K)，是铜的千分之一。所以层数越多，中间层散热越困难，热点往往出现在叠层正中间。缓解办法有两个：一是在热点区域打散热过孔阵列，把中间层和表层铜连起来；二是灌封时选用导热系数高一点的胶，把磁芯和外壳之间的空隙填实。

磁芯本身是热的良导体，把磁芯和外壳通过导热垫连接，等于给整个变压器开了一条旁路。示例的 8W 损耗里，磁芯损大概占 2W，铜损占 6W，铜损大部分要靠这条旁路走掉。如果磁芯只是悬空放在 PCB 开槽里，温升会比预期高 20～30K。

5. 避坑与排查：五个最容易翻车的设计点

平面变压器设计里，公式算对只是及格线，真正让人返工的是那些公式里不体现、但打样后一定会冒出来的问题。下面五条是我在项目里踩过或者见别人踩过的，按「现象 → 原因 → 解决」整理，做设计评审的时候可以逐条对一遍。

5.1 轻载时输出电压往上飘

现象是空载或 10% 负载时输出电压比额定高出一截，带满负载又正常。原因通常有两个：一是匝比按额定点算，Vin_max 时最小占空比已经接近控制器的脉宽下限，环路进不去；二是同步整流的开通时序在极窄脉宽下失效，副边实际变成了二极管整流，压降模型全变了。

解决的办法是把 Vin_max、空载这个组合当成必算工况加进计算表，D_min 低于 8% 就要考虑加假负载或者改匝比。同步整流的驱动时序也要按最小脉宽单独校核一遍，别只在额定点看波形。

5.2 铜损算得不高，温升却超标

现象是计算表上铜损 5W，实测温升比估算高了 30K 以上。原因基本是交流电阻没算进去：多层并联铜箔叠在一起，邻近效应让有效电阻涨到直流值的 1.5～2 倍，250 kHz 下这个倍数很常见。

解决的思路有三条：把每层铜厚控制在趋肤深度的一半以内（250 kHz 下趋肤深度约 130µm，2oz 铜是 70µm，本身没问题，问题在层间）；把并联层分散到叠层不同深度；必要时减少单层宽度、增加层数，让电流分布更均匀。实测阶段一定要用阻抗分析仪在开关频率下测绕组交流电阻，不能只测 1kHz 的直流值。

5.3 副边振铃大、同步整流管击穿

现象是副边波形上有一串高频振铃，峰值远超理论值，严重时同步整流管直接击穿。原因是漏感与副边寄生电容形成谐振，能量在换流瞬间释放。

解决要先分清是漏感问题还是布局问题。漏感偏大就改叠层

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