简介：这份数字系统设计课程作业包面向电子信息、自动化及计算机硬件相关专业学生，围绕 VHDL 硬件描述语言完成 4 位密码锁的工程设计与实验总结。功能覆盖密码输入与确认、退格修正、三次错误触发报警、管理员按键解除报警及修改密码、缺省密码“0000”、开锁后按确定键复位，以及未开锁 10 秒、已开锁 20 秒无操作时自动返回等待或上锁等状态控制，可用于课程设计参考、实验复现和状态机逻辑练习。压缩包共 12 个文件，约 16.23MB，主要由 9 个 XML 文档结构文件、2 个 rels 关系文件和 1 张 png 图片组成，可辅助还原工程说明与实验报告内容。已有 1544 人学习，读者可据此梳理按键处理、计时复位、报警锁定与密码修改流程，并对照实验报告理解 VHDL 工程的组织方式和验证思路。

1. 从一份.rar说开：VHDL 实验包能省掉多少重复劳动

拆开一个数字系统设计工程包，里面通常是十几个.vhd、几份仿真波形、一堆实验报告。多数人第一反应是找报告里的截图抄结论，其实真正值钱的是那套已经跑通的 VHDL 源码骨架：实体端口怎么划、状态机怎么写、引脚怎么分配，全是踩过坑之后的样子。硬件描述语言和软件语言最大的差别在于，代码写完不算完，还得综合、布局布线、上板看现象，中间任何一环理解错了，板子上就是一片安静。这份资源适合两类人：正在做数字系统课程设计、需要一份能对照的实验代码和报告的学生；以及想把 VHDL 捡起来、需要一个可运行参考工程做二次开发的工程师。下面按「拿到包怎么拆 → 代码怎么读 → 怎么跑起来 → 怎么改」的顺序走一遍。

2. 目录结构与工具链：解压之后先别急着导工程

2.1 典型目录长什么样

这类工程包的目录结构大同小异，先看清楚再动手，比直接双击工程文件省事。合理组织一般把源码、测试平台、约束、文档分开，混在一起的话，综合工具会把 testbench 一起综合，报一堆莫名其妙的错误。

# 解压后先 tree 两三层，摸清结构再动工具 $ tree -L 2 digital_system_lab/ digital_system_lab/ ├── src/ # 可综合源码，进综合工具的只有这一层 │ ├── pkg/ # 公共包：常量、子类型、函数 │ ├── rtl/ # 功能模块：alu、div、fsm、seg_drv │ └── top/ # 顶层，只做例化和连线 ├── tb/ # 测试平台，只进仿真器，不进综合 │ ├── tb_alu_8bit.vhd │ └── tb_top_demo.vhd ├── constr/ # 引脚与时序约束，各厂商格式不同 ├── sim/ # 仿真脚本与波形输出 ├── doc/ # 实验报告、状态转移图、真值表 └── prj/ # 工程文件（不排除有新老工具版本差异）

src和tb必须物理隔离，这是最基础的一条纪律。我见过不少人把tb_top.vhd丢进综合文件集，结果综合器抱怨「存在无驱动的信号」「顶层找到多个候选」，排查半天才发现问题不在逻辑本身。另外doc目录别忽略，实验报告里的状态转移图、真值表、引脚分配表，经常比代码更能说明当初的设计意图——代码可以被改乱，图一般不会。

2.2.vhd文件不是随便排的：编译顺序与库

VHDL 是强类型、先声明后使用的语言。同一份代码，编译顺序错了直接报「未定义的标识符」，跟逻辑对错无关。基本规则是：包声明 → 包体 → 引用该包的实体 → 顶层。

-- src/pkg/bus_pkg.vhd library ieee; use ieee.std_logic_1164.all; package bus_pkg is constant DATA_W : integer := 8; -- 总线位宽，改这里全局生效 subtype data_t is std_logic_vector(DATA_W-1 downto 0); type state_t is (IDLE, START, DATA, STOP); -- 状态编码，放包里统一维护 function parity (v : data_t) return std_logic; -- 奇偶校验，多个模块共用 end package bus_pkg; package body bus_pkg is function parity (v : data_t) return std_logic is variable p : std_logic := '0'; begin for i in v'range loop p := p xor v(i); -- 逐位异或得到偶校验 end loop; return p; end function; end package body bus_pkg;

把位宽、状态枚举、公共函数收进包，是最值得抄的一个习惯。位宽从 8 改成 16，只动DATA_W一处，不用在十几个文件里搜索替换，也不会漏掉某个模块导致位宽不匹配。包体里的parity用的是变量variable，循环里累加，函数调用返回结果，这是 VHDL 里组合函数的典型写法。

注意：包里定义的state_t如果在多个架构里都用，编码方式是工具自己决定的，二进制/格雷码/独热码由综合选项控制。想让状态编码固定下来（比如做对比实验），得显式指定enum_encoding属性，或者干脆用常量手写编码。这一点实验报告里往往只写一句「采用独热码」，代码里却看不出痕迹，别被带偏。

2.3 建工程：把文件组织成能综合的最小闭环

不同厂商的集成环境操作界面差别很大，但流程是同一套，照着走就不会卡在「工程建不起来」上。

1. 新建工程，器件族和型号按实验板上的芯片丝印选，别凭记忆选，选错了综合能过、引脚全错。
2. 添加文件时把src/pkg、src/rtl、src/top全加进去，tb目录单独建一个仿真文件集或干脆不进工程。
3. 指定顶层实体为top目录里的那个，名字必须和entity声明一模一样。
4. 先跑一次分析与综合，看有没有语法和类型错误，再谈仿真。
5. 仿真文件集里加入tb和src（testbench 需要例化被测模块），设置仿真顶层为tb_xxx。

这五步里最容易翻车的是第 2 步和第 3 步。工具对「顶层」的判定依赖文件里的实体名，如果你从别处拷来的文件改了实体名却没改文件名，某些工具会按文件名去找实体，报「顶层实体不存在」。血泪经验是：文件名、实体名、工程里的顶层设置，三者保持完全一致，大小写可以不同（VHDL 不区分），但拼写必须一样。

2.4 实验报告别只看结论，重点看三张表

报告里的文字描述参考价值有限，真正有用的是三张表：真值表（决定组合逻辑怎么写）、状态转移表（决定状态机有几个状态、转移条件是什么）、引脚分配表（决定约束文件怎么写）。把这三张表抄进 Excel 或者直接对着写代码，比反复读报告正文高效得多。尤其是引脚表，很多工程包里constr目录是空的或者格式与你的板子对不上，报告里的表格就是唯一的还原依据。

3. 核心模块拆解：从实体声明到状态机的完整链路

3.1 先定接口再写内部：实体的端口方向别写反

VHDL 的模块由entity（对外接口）和architecture（内部实现）两部分组成。读别人的代码，先扫一眼实体，端口名、方向、位宽看明白，基本就知道这个模块干什么用。

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity alu_8bit is port ( a : in std_logic_vector(7 downto 0); -- 操作数 A b : in std_logic_vector(7 downto 0); -- 操作数 B op : in std_logic_vector(2 downto 0); -- 操作码，3 位支持 8 种运算 y : out std_logic_vector(7 downto 0); -- 运算结果 zero : out std_logic -- 结果为零标志，供条件跳转用 ); end entity alu_8bit;

端口方向写反是新手最常见的错误之一，表现为综合报「信号有多驱动」或者仿真波形一直是U（未初始化）。in只能读不能写，out在 VHDL-93 里不能读回，想在内部读输出值必须用中间信号signal承接，最后再赋给端口。上面这个 ALU 接口是很标准的划法，操作码宽度决定了运算种类数，标志位单独拉出来，方便上一级做判断。

3.2 组合逻辑：并行语句和进程该怎么选

简单译码用with...select一行搞定，复杂一点的条件判断用process更清楚。两种写法综合出来的电路可能一样，但可读性差别很大，改的时候感受明显。

architecture rtl of alu_8bit is signal y_r : std_logic_vector(7 downto 0); begin -- 组合逻辑进程：敏感列表把用到的输入全列上（VHDL-2008 可写 process(all)） process(a, b, op) begin case op is when "000" => y_r <= std_logic_vector(unsigned(a) + unsigned(b)); -- 加 when "001" => y_r <= std_logic_vector(unsigned(a) - unsigned(b)); -- 减 when "010" => y_r <= a and b; -- 与 when "011" => y_r <= a or b; -- 或 when "100" => y_r <= a xor b; -- 异或 when "101" => y_r <= std_logic_vector(shift_left(unsigned(a), 1)); -- 左移一位 when others => y_r <= (others => '0'); -- 兜底，防锁存器 end case; end process; y <= y_r; zero <= '1' when unsigned(y_r) = 0 else '0'; -- 条件信号赋值，等价于一个比较器 end architecture rtl;

这段代码有三个细节值得说。第一，unsigned(a) + unsigned(b)先做类型转换再运算，直接用std_logic_vector相加在numeric_std下是不允许的，很多老代码用std_logic_arith包，能编过但和新库冲突，不建议学。第二，when others必须有，操作码虽然是 3 位、8 种情况全覆盖，但写全兜底分支是防锁存器的基本操作。第三，zero用条件赋值语句实现，综合出来就是一个或非门树，比再写一个进程干净。

参数说明：op是 3 位操作码，扩到 4 位就把op和case分支一起加；y_r用中间信号是因为 VHDL-93 的out端口不能读，读回来做零标志会报错。

3.3 时序逻辑：一个模板解决九成的寄存器

时钟进程的模板非常固定，记住一个就够用：异步复位、同步使能、上升沿触发。

entity clk_div is generic ( CLK_IN_HZ : integer := 50_000_000; -- 板载晶振频率，改板子只改这里 CLK_OUT_HZ : integer := 1 -- 想要的节拍频率 ); port ( clk : in std_logic; rst_n : in std_logic; -- 低电平复位 tick : out std_logic -- 单周期脉冲，不是分频后的方波 ); end entity clk_div; architecture rtl of clk_div is constant CNT_MAX : integer := CLK_IN_HZ / CLK_OUT_HZ - 1; signal cnt : integer range 0 to CNT_MAX := 0; begin process(clk, rst_n) begin if rst_n = '0' then -- 异步复位，跟时钟沿无关，上电即生效 cnt <= 0; tick <= '0'; elsif rising_edge(clk) then if cnt = CNT_MAX then cnt <= 0; tick <= '1'; -- 只拉高一个时钟周期 else cnt <= cnt + 1; tick <= '0'; end if; end if; end process; end architecture rtl;

这里刻意输出的是tick脉冲，不是分频后的方波时钟。很多实验代码喜欢把分频结果当新时钟用，process(clk_div)一路传下去，仿真完全正常，上板就出玄学问题：分频时钟走的是普通布线资源，到各个寄存器的延迟不一致，时钟树偏斜一大，采样就错。正确做法是全局只用一个时钟，其他节拍全部做成使能脉冲，在时钟进程里用if tick = '1' then控制动作。这条经验几乎所有 FPGA 时序约束文档都会提，但实验代码里踩的人依然很多。

参数说明：CNT_MAX是计数器上限，50 MHz 分到 1 Hz 就是 49999999，计数到这个值清零并给出脉冲；integer range限定范围能帮综合器推断出刚好够用的位宽，比直接integer省资源。

3.4 状态机：三段式写法，别写成两段

状态机是数字系统设计的核心，也是实验报告里最常画图的部分（交通灯、序列检测、串口收发）。三段式是通用性最好的写法：一段状态寄存器、一段次态组合逻辑、一段输出逻辑。

architecture rtl of uart_tx_fsm is type state_t is (IDLE, START, DATA, STOP); signal cur_state, nxt_state : state_t; signal bit_cnt : integer range 0 to 7 := 0; begin -- 第一段：状态寄存器，只做一件事，把次态打进当前态 process(clk, rst_n) begin if rst_n = '0' then cur_state <= IDLE; elsif rising_edge(clk) then cur_state <= nxt_state; end if; end process; -- 第二段：次态组合逻辑，纯 case，不写时钟 process(cur_state, start_flag, baud_tick, bit_cnt) begin nxt_state <= cur_state; -- 默认保持，避免漏分支产生锁存器 case cur_state is when IDLE => if start_flag = '1' then nxt_state <= START; end if; when START => if baud_tick = '1' then nxt_state <= DATA; end if; when DATA => if baud_tick = '1' and bit_cnt = 7 then nxt_state <= STOP; end if; when STOP => if baud_tick = '1' then nxt_state <= IDLE; end if; when others => nxt_state <= IDLE; end case; end process; -- 第三段：输出，用当前态译码，寄存器输出抗毛刺 process(clk, rst_n) begin if rst_n = '0' then tx_d <= '1'; tx_en <= '0'; elsif rising_edge(clk) then tx_en <= '0'; case cur_state is when START => tx_d <= '0'; tx_en <= '1'; when DATA => tx_d <= tx_shift(0); tx_en <= baud_tick; when STOP => tx_d <= '1'; tx_en <= baud_tick; when others => tx_d <= '1'; end case; end if; end process; end architecture rtl;

三段式的价值在于可调试性。状态转移全部集中在第二段，一个case看完；输出集中在第三段，且是寄存器输出，不会因为组合逻辑竞争在引脚上冒出毛刺。两段式（状态和输出混在一个时钟进程里）也能跑，但一旦时序不对，你得同时怀疑状态逻辑和输出逻辑，排查成本翻倍。状态机的状态数不用省，多一两个状态换来的是分段清晰，综合器不会因为状态多几个就爆资源。

参数说明：bit_cnt是位计数器，在DATA态配合baud_tick自增，计数到 7 表示一个字节发完；baud_tick来自上面的分频器，频率等于波特率。注意nxt_state <= cur_state;这句默认赋值，漏了它就是组合逻辑锁存器的经典来源。

3.5 顶层连线：port map 与位宽对齐

顶层只做例化和连线，不写逻辑。这是判断一份工程代码是否规范的重要标志。

architecture structural of top_demo is signal tick_1hz : std_logic; signal seg_data : std_logic_vector(7 downto 0); signal alu_zero : std_logic; begin u_div : entity work.clk_div generic map (CLK_IN_HZ => 50_000_000, CLK_OUT_HZ => 1) port map (clk => clk, rst_n => rst_n, tick => tick_1hz); u_alu : entity work.alu_8bit port map (a => sw(7 downto 0), b => sw(15 downto 8), op => sw(18 downto 16), y => seg_data, zero => alu_zero); u_seg : entity work.seg_drv port map (clk => clk, rst_n => rst_n, data => seg_data, dp => alu_zero, seg => seg_out, sel => sel_out); end architecture structural;

entity work.xxx直接例化，省掉component声明，代码短一半，也不容易出现组件声明和实体端口不一致的问题。位宽对齐要特别注意，sw(7 downto 0)是 8 位，接 8 位端口没问题；如果接到 16 位端口上，工具不会报错，只会默默在高位补零或者截断，仿真时看不出来，上板数据就歪了。改代码时养成习惯，例化完对一遍每个端口的位宽，比事后查波形快得多。

4. 仿真到上板：testbench、波形判读与引脚约束

4.1 testbench 骨架：没有断言的仿真等于没跑

实验报告里的仿真波形图很好看，但如果 testbench 只是给几个激励、跑一段、截图，那这份仿真对回归测试没有任何价值。合格的 testbench 要有断言，波形只是辅助。

entity tb_alu_8bit is end entity tb_alu_8bit; -- 测试平台没有端口 architecture sim of tb_alu_8bit is signal a, b, y : std_logic_vector(7 downto 0) := (others => '0'); signal op : std_logic_vector(2 downto 0) := "000"; signal zero : std_logic; constant T : time := 10 ns; -- 一个激励周期 begin dut : entity work.alu_8bit port map (a => a, b => b, op => op, y => y, zero => zero); process begin a <= x"0F"; b <= x"01"; op <= "000"; wait for T; assert y = x"10" report "ADD 0F+01 failed" severity error; a <= x"10"; b <= x"10"; op <= "001"; wait for T; assert y = x"00" and zero = '1' report "SUB result or zero flag failed" severity error; a <= x"AA"; b <= x"0F"; op <= "010"; wait for T; assert y = x"0A" report "AND failed" severity error; report "simulation done" severity note; wait; -- 挂住，防止进程无限循环 end process; end architecture sim;

这个骨架的要点：被测模块用entity work.xxx例化，端口全接信号，激励在一个无敏感列表的process里顺序产生，每个激励后wait for T等电路稳定，然后assert比对期望值。断言失败会打印severity error，仿真器里一眼就能看到哪条用例挂了，比人眼对着波形数格子靠谱得多。

参数说明：T是激励步长，取 10 ns 是个习惯值，只要大于被测逻辑的最长组合延迟就行；report ... severity note用于标记仿真结束；最后的wait;必须有，否则进程执行完会从头再来，形成零延迟死循环，仿真器直接卡死。

4.2 波形里该看什么：三个固定检查点

波形窗口打开后不要漫无目的地拖，按三个检查点看：

第一看复位。复位释放的时刻，所有寄存器是不是都到了确定的初值，有没有信号停在U或者X。有X说明存在未初始化或者多驱动冲突。

第二看时钟沿和数据的关系。数据应该在时钟上升沿前后稳定，如果数据跳变和时钟沿几乎重合，说明是组合逻辑直通输出，或者用了门控时钟，这两种都是上板隐患。

第三看状态机的状态序列。把状态信号加进波形，用符号显示（多数仿真器支持枚举类型显示名字），对照报告里的状态转移图，逐个状态核对跳转条件和停留周期数。这一步做扎实了，上板出问题的概率能降一大截。

4.3 引脚约束：报告里的表格是唯一依据

约束文件各家格式不同，但内容就三类：引脚号、IO 电平标准、时钟频率。工程包里的约束文件经常和你的板子对不上，别硬套，对着报告里的引脚分配表重写。

时钟一定要接在支持全局时钟网络的专用引脚上，这一点工具通常会检查并在布局布线时给警告，但警告容易被忽略。接到普通 IO 上，时钟走线延迟大、偏斜不可控，低速设计可能侥幸能跑，一到几十兆就开始随机出错，属于典型的「玄学」故障。约束里还要把时钟频率写进去，让时序分析有依据，否则工具默认按一个宽松值分析，等于没分析。

4.4 上板验证：先点亮一个灯，再谈功能

下载到板子之后的第一件事不是看数码管显示对不对，是确认时钟和复位通没通。最省事的办法是临时加一个计数器驱动一个 LED，1 Hz 闪一下，看到灯在闪，说明时钟、复位、下载流程全通。这步验证花不了两分钟，却能把「代码问题」和「环境问题」彻底分开。我见过有人对着不亮的数码管改了两天代码，最后发现是下载线松了。

确认基础通路之后，按模块逐个放开：先测分频节拍（用 LED 或示波器看脉冲间隔），再测显示驱动，最后接上运算逻辑。每放开一层都对照仿真波形确认现象一致，出问题时排查范围就只有刚加的那一层。

5. 避坑与排查：综合通过、上板翻车的几个典型场景

5.1 综合零错误，板子毫无反应

现象：综合、布局布线全部通过，资源占用正常，下载成功，但所有输出引脚电平不变，数码管不亮，LED 不闪。

原因：九成是时钟没进来。要么引脚约束把clk分到了普通 IO，要么板子上的晶振使能脚没拉高，要么复位信号一直是低电平把整个设计摁在复位态。还有一种隐蔽情况：顶层实体名和工程设置的顶层不一致，工具综合的是一个空壳。

解决：先用示波器或万用表量晶振引脚有没有波形；没有波形就查板子原理图上的晶振供电和使能；有波形则在代码里把复位去掉，用一个纯计数器直接驱动 LED，验证时钟路径。这一步能定位到底是硬件还是代码。

5.2 仿真波形完美，上板数据偶尔错位

现象：testbench 跑一百遍都对，上板跑几分钟后数码管偶尔显示乱码，重新下载又正常，过一会儿再错。

原因：典型的分频时钟当全局时钟用，或者组合逻辑输出直接驱动跨模块信号。前者造成时钟偏斜，后者造成毛刺被下游寄存器采到。仿真器是零延迟模型，看不到这些物理效应，所以仿真永远是对的。

解决：全局只保留一个时钟，所有节拍改成使能脉冲；跨模块的输出统一打一拍再送出去，尤其是状态机的输出。改完之后时序分析里的建立时间违例通常也会跟着消失。

5.3 综合警告「推断出锁存器」

现象：功能仿真时某些输出在特定输入组合下保持上一个值，综合日志里一堆「inferred latch」警告。

原因：组合逻辑进程里if没有else，或者case没有when others，综合器为了保持电平只能生成锁存器。锁存器对毛刺极其敏感，在 FPGA 里属于应该尽量避免的结构。

解决：组合进程开头先给所有输出赋默认值，case补全when others，敏感列表写全（VHDL-2008 直接用process(all)）。改完再看综合日志，锁存器警告清零才算过。

5.4 复位释放瞬间状态机跑飞

现象：按下复位键松开的一瞬间，状态机跳到一个未定义状态，或者输出乱一个时钟周期。

原因：异步复位直接释放，复位信号和时钟沿的相对关系随机，不同寄存器退出复位的时刻不一致，状态机可能采到中间态。

解决：做「异步复位、同步释放」，复位信号先打两拍再送到各模块；或者干脆全用同步复位，复位信号在时钟进程里判断。两种方式都能消除释放时刻的竞争。

5.5 位宽不匹配，工具不报错但结果错

现象：两个模块连起来之后，运算结果总是差一个倍数，或者高位全是零。

原因：std_logic_vector位宽不一致时，某些赋值场景会自动截断或补零，而且不产生警告。尤其是把 8 位结果赋给 16 位信号，高位无声补零；反过来则直接砍掉高位。

解决：所有跨模块信号用包里定义的subtype统一位宽，端口声明处不要手写(7 downto 0)。改代码时养成编译完扫一遍警告的习惯，位宽相关的警告哪怕只是 note 也要看一眼。

6. 二次开发：把实验代码改成能复用的模块

实验代码和能用的模块之间差的不只是注释。我的做法是先把src里的模块按「纯组合」「纯时序」「带状态」三类重新归档，然后逐个做三件事：端口加generic参数化、时序逻辑统一时钟域、输出全部寄存一拍。

参数化是收益最高的一步。上面那个 ALU 如果把位宽写成generic (W : integer := 8)，换个项目直接改参数就能用，不用整份拷过去改端口。状态机则把状态枚举和转移条件抽到包里，换业务逻辑时只动包和次态进程，输出进程基本不用碰。

验证方法我一般用两层：模块级 testbench 跑断言，覆盖典型值、边界值、非法输入；系统级用一个顶层把新模块和原有模块连起来，跑一段长时间仿真看有没有X传播。上板前必做的一步是对照综合报告看资源占用和时序余量，余量为负就别急着下载，先降频或者插流水线。

有个具体的改造技巧值得说：把实验代码里直接写死的数码管译码表改成函数，放在包里。原来每个用到显示的地方都复制一份case，改一次共阴共阳要改五六个文件，改成函数之后只改一处。这类重复代码在实验包里特别多，清理一遍能省下后面大量的维护时间。

从那以后我每次拿到一份新的工程包，都强制先做一遍「删掉所有 testbench 能不能综合通过」的检查，再开始读逻辑。这个习惯帮我挡掉了很多把仿真代码混进综合文件集的坑。希望帮到你。

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