简介：STM32F103C8T6器件手册英文版是一份面向嵌入式系统开发者、硬件设计人员及ARM架构学习者的原版技术文档，可用于芯片选型、原理图设计、寄存器配置与底层驱动开发时快速核对电气参数和外设能力。压缩包内仅含1个PDF文件，大小约1.92MB，完整收录官方数据手册内容，便于在离线环境中查阅与归档。文档围绕Cortex-M3内核、72MHz主频、64/128KB Flash与20KB SRAM展开，并系统说明时钟复位与电源管理、睡眠/停止/待机低功耗模式、双12位ADC、7通道DMA、最多80个快速I/O、SWD与JTAG调试接口、7个定时器及I2C、USART、SPI、CAN、USB等通信外设，同时给出CRC计算单元和96位唯一ID信息。该手册已有1056人学习，适合需要按官方参数完成STM32F103C8T6硬件设计与固件开发的读者作为案头参考资料。

1. 72 MHz 与 1.25 DMIPS/MHz：第一页的数字为什么值得较真

翻 STM32F103C8T6 器件手册的人，大多数在第一页停不到三十秒：72 MHz、64 KB Flash、20 KB SRAM、两个 12 位 ADC，扫完就去搜例程了。真正卡住项目进度的从来不是「有哪些外设」，而是这些数字背后的附加条件——1.25 DMIPS/MHz 是在零等待存储器访问下测出来的，真跑到 72 MHz 时 Flash 必须插等待周期；APB1 被固定在 36 MHz，CAN、USB、I2C 全挤在这条慢速总线上。

这份英文手册（DocID13587 Rev 17，2015 年 8 月版）的价值不在于罗列功能，而在于用一百多页的表格、曲线和绝对最大额定值，把每个数字的适用边界标了出来。对做嵌入式硬件选型和单片机底层驱动的人来说，读懂它，等于提前知道哪些坑必须绕着走。

2. 时钟树：内部 8 MHz RC 为什么喂不动 USB

STM32 的时钟系统是一棵带反馈的树，并非一个简单的频率设定：四个振荡源（HSI、HSE、LSI、LSE）加一个 PLL，再经过 AHB、APB1、APB2 三级预分频，最后分发给内核和每一组外设。外设的很多奇怪行为，本质上都是「它拿到的时钟和你以为的不一样」。这棵树的规则写在手册第 2.3.7 节和后面几十页的振荡器特性表里，只有把源、倍频、分频三段拆开看，才能理解为什么某些组合从一开始就跑不通。

2.1 四个时钟源各自的职责边界

手册列出的四个源看起来是并列关系，实际是四个不同量级的精度档次，选错了后面全是麻烦。

HSI 的设计动机很明确：芯片上电后必须有个能立刻跑的时钟，才能执行第一条指令、才能去配置外部晶振。所以它出厂时被校准到 8 MHz，但 RC 振荡器的频率本质上随温度和电压漂移，工厂校准只能保证常温附近那一点。它能保证「程序跑得起来」，保证不了「通信对得上」。而 USB 全速要求 48 MHz 时钟精度在千分之几量级，CAN 对位时序的容忍度也远小于 RC 的漂移范围——这就是为什么手册在 USB 和 CAN 章节反复强调必须使用外部晶体。

LSE 和 LSI 的分工同理。两个都是 32 kHz 附近的低速源，但 RTC 要做的是一年误差几分钟的计时，只能靠 32.768 kHz 晶体；LSI 只服务于独立看门狗——看门狗只要「大概按时咬人」就够了，不需要准。

2.2 PLL 的约束链与 36 MHz 这条硬线

PLL 的输入可以选 HSE 或者 HSI/2，倍频系数可在 2 到 16 之间选择，输出不能超过 72 MHz。8 MHz 晶振乘以 9 得到 72 MHz，这就是几乎所有例程都用 8 MHz 晶振的原因——它正好落在倍频区间里，不带小数，不需要凑。

但 72 MHz 只是内核的上限，不是总线的上限。AHB 可以跑到 72 MHz，APB2 也跟着 72 MHz，而 APB1 被硬性限制在 36 MHz。这条限制不是设计保守，是因为 APB1 上挂的外设（CAN、USB、I2C、USART2/3、SPI2）内部逻辑就是按 36 MHz 设计的。所以配置 72 MHz 时，APB1 预分频必须设成 2，这个值写错，CAN 直接不通，I2C 时序全乱，而且是那种「看起来偶尔能通」的乱，很难查。

ADC 还有第三层限制：它的时钟来自 PCLK2 再分频，上限是 14 MHz。PCLK2 是 72 MHz 时，ADC 预分频只能取 6，得到 12 MHz。取 4 就是 18 MHz，超出规格，转换结果会莫名其妙地偏小或跳变——这类问题在示波器上看不出来，只能靠查表定位。

2.3 用寄存器把系统时钟推到 72 MHz

标准库和 HAL 把这套流程包得很好，但包装层会把失败路径藏起来。手写一遍能看清每一步在等什么。

/* 目标：HSE 8 MHz -> PLL x9 -> 72 MHz，Flash 插 2 个等待周期 */ #define RCC_BASE 0x40021000UL #define FLASH_ACR (*(volatile uint32_t *)0x40022000UL) #define RCC_CR (*(volatile uint32_t *)(RCC_BASE + 0x00)) #define RCC_CFGR (*(volatile uint32_t *)(RCC_BASE + 0x04)) static int clock_to_72m(void) { uint32_t timeout = 0x50000; RCC_CR |= (1u << 16); /* HSEON：先让外部晶振起振 */ while (!(RCC_CR & (1u << 17))) { /* HSERDY 置位前死等 */ if (--timeout == 0) return -1; /* 晶振不起振就退出，别在这儿卡死 */ } FLASH_ACR = (FLASH_ACR & ~0x7u) | 0x2u;/* LATENCY=2，72 MHz 必须插 2 拍 */ FLASH_ACR |= (1u << 4); /* PRFTBE：打开预取缓冲，抵消部分等待 */ RCC_CFGR &= ~(0xFu << 18); RCC_CFGR |= (0x7u << 18); /* PLLMUL = x9 */ RCC_CFGR |= (1u << 16); /* PLLSRC = HSE，不用 HSI/2 */ RCC_CFGR &= ~(0x7u << 8); RCC_CFGR |= (0x4u << 8); /* PPRE1 = /2 -> APB1 = 36 MHz */ /* PPRE2 保持 /1，APB2 = 72 MHz；ADC 预分频另在 ADC 章节单独设 */ RCC_CR |= (1u << 24); /* PLLON */ while (!(RCC_CR & (1u << 25))) { } /* 等 PLLRDY 置位 */ RCC_CFGR = (RCC_CFGR & ~0x3u) | 0x2u; /* SW = 10，切到 PLL */ while (((RCC_CFGR >> 2) & 0x3u) != 0x2u) { } /* 读 SWS 确认真的切过去了 */ return 0; }

几个容易忽略的点。第一，FLASH_ACR必须在升频之前改，如果先切 PLL 再改等待周期，中间会有一段时间内核以 72 MHz 访问只能承受 48 MHz 的 Flash，取指出错直接进 HardFault。第二，SW位只是「请求」，真正生效要看SWS位，只写SW不检查SWS的代码在仿真器里可能正常，上板子就随机死。第三，PRFTBE预取缓冲不是可有可无的优化，它把顺序取指的等待时间摊薄，实测对小循环代码的提升相当明显。

2.4 时钟安全系统：晶振突然没了会怎样

手册里有个容易被跳过的功能叫 CSS（Clock Security System），逻辑很直接：使能之后，硬件持续监视 HSE，一旦检测到外部晶振停振（引脚虚焊、晶体摔裂、负载电容选错），立刻自动把系统时钟切回 HSI，并触发一个不可屏蔽中断。

这个设计的动机是「失效可预期」。如果没有它，HSE 停振的后果是系统时钟直接消失，内核停摆，看门狗可能还在跑，于是板子表现为反复复位，日志什么都没有——这就是典型的黑匣子故障。有了 CSS，你至少能在 NMI 里把现场写进备份寄存器，重启后读出来知道是晶振出了问题。代价是切换后主频掉到 8 MHz，所有基于 72 MHz 算出来的波特率、定时器周期全部失配。所以正确做法是在 NMI 处理函数里做最小化记录然后主动复位，而不是假装无事发生继续跑。

3. 电源域：Stop 模式下 20 KB SRAM 到底还在不在

低功耗是这颗芯片被低估的部分。手册把电源管理拆成三块：供电路径、电压监视、功耗模式。三块的分界线就是「掉电时哪些东西还活着」，搞清这条线，低功耗设计就不用靠试。

3.1 POR、PDR、PVD 三级电压监视各管什么

芯片工作范围是 2.0 到 3.6 V，但「能工作」和「能可靠启动」是两回事。POR（上电复位）和 PDR（掉电复位）是一对硬件电路，监视 VDD 是否越过阈值，越不过就按住复位不放。这两个阈值在手册的电气特性表里有明确的上升沿和下降沿数值，而且带迟滞——上升门限和下降门限不一样，目的是防止电源在阈值附近抖动时反复复位。

PVD（可编程电压检测器）是第三级，性质和前两个完全不同：它不控制复位，只产生中断。阈值可以通过 PWR_CR 的 PLS 位选若干档，大致覆盖 2.2 V 到 2.9 V。它存在的意义是给你一颗后悔药——电源开始跌落但还没跌到复位阈值时，提前几百微秒告诉你。这点时间足够把关键参数写进备份寄存器或者 Flash，或者干脆有序停机。

提示：PVD 中断里不要做 Flash 写入以外的耗时操作。电压已经在跌，写 Flash 本身就慢，写太多页反而来不及。

3.2 Sleep、Stop、Standby 的差别在「谁还活着」

三档模式的命名容易让人以为只是省电程度不同，实际差别是电源域被切到哪一层。

Sleep 最浅，只是把内核停下来，任何中断都能叫醒，电流从毫安级降一点，适合等外设数据的场景。Stop 是把所有高速时钟关掉，但 SRAM 和寄存器靠内部调压器维持，所以醒过来变量还在、栈还在，代价是时钟系统被复位成 HSI，必须重新配 PLL——很多人在 Stop 唤醒后发现串口乱码，就是忘了这一步。Standby 最彻底，1.8 V 域直接断电，只剩 VBAT 域那点东西活着，唤醒等于重启，程序从复位向量重新跑。

3.3 VBAT 与备份域：主电源断了 RTC 还在走

VBAT 是一个独立供电引脚，专门喂给备份域：RTC 计数器、备份寄存器、LSE 振荡器。主电源 VDD 掉了以后，只要 VBAT 上有电（纽扣电池或者超级电容），RTC 继续走，备份寄存器里的数据不丢。这个设计让「设备断电后时间不能丢」这种需求不需要额外 RTC 芯片。

要注意的是备份寄存器只有有限几个 16 位单元，写之前必须先使能 PWR 和 BKP 时钟，还要置位PWR_CR里的DBP位解除写保护，否则写进去读出来全是零——这是新手最常遇到的「备份寄存器不好使」。

3.4 一次 Stop 模式的进出

/* 进入 Stop：SRAM 保持，靠 EXTI 唤醒，醒来后时钟回到 HSI */ static void enter_stop(void) { RCC_APB1ENR |= (1u << 28); /* 先开 PWR 时钟，否则下面全是无效写 */ PWR_CR |= (1u << 0); /* LPDS=1，主调压器切低功耗 */ PWR_CR &= ~(1u << 1); /* PDDS=0，选 Stop 而不是 Standby */ SCB->SCR |= (1u << 2); /* SLEEPDEEP=1，WFI 才会进深睡 */ __DSB(); /* 保证上面的配置真的落地再睡 */ __WFI(); /* 停机，等 EXTI 边沿 */ SCB->SCR &= ~(1u << 2); clock_to_72m(); /* 唤醒后默认是 HSI，必须重配 */ }

LPDS控制的是内部调压器在深睡时的工作模式，置 1 之后调压器进入低功耗状态，静态电流更低，但唤醒后电压建立需要一点时间。PDDS是 Stop 和 Standby 的开关，写反了就直接进 Standby，醒来程序从头跑，现象是「睡下去就重启」。SLEEPDEEP是内核侧的开关，不置位的话WFI只进 Sleep，外设时钟还在跑，功耗降不下来。__DSB()这行很多例程里没有，省掉之后在编译器重排指令时偶发「配置没生效就睡了」的问题，属于那种一年出一次的玄学故障。

4. 存储映射：0x08000000 和 0x00000000 为什么指向同一片 Flash

写过 bootloader 的人大概都经历过这个困惑：链接脚本里 Flash 起点写 0x08000000，但复位后取向量表却从 0x00000000 拿。这两个地址不是矛盾，是同一块物理存储的两个视角。

4.1 别名映射与 BOOT 引脚的采样时机

Cortex-M3 的复位行为是固定死板的：从地址 0 取初始 MSP，从地址 4 取复位向量。芯片厂商没法改这个行为，只能让地址 0 能「指向」不同地方。这就是别名机制：0x00000000 这一段是个窗口，实际映射到哪块存储，由 BOOT0 引脚和 BOOT1（复用 PB2）在上电复位那一刻的采样值决定。

BOOT0 拉低，窗口映射到主 Flash（物理地址 0x08000000）；BOOT0 拉高、BOOT1 拉低，映射到系统存储器里那段出厂固化的引导程序，可以通过 USART1 或 USB 把程序下载进去；两个都拉高，映射到内嵌 SRAM，适合调试阶段把代码直接灌进 RAM 跑。

关键点在「上电复位那一刻采样」。运行期间去改 BOOT 引脚的电平不会有效果，必须配合复位。这个机制也解释了为什么有些板子把 BOOT0 直接接地，从此只能靠 SWD 下载——想用串口下载就得加跳线帽。

4.2 Flash 等待周期：72 MHz 的代价

中密度器件的 Flash 是 64 KB 或 128 KB，页大小 1 KB。读取速度跟不上 72 MHz 的内核，所以必须插等待周期：大概 24 MHz 以内可以零等待，48 MHz 以内插一拍，72 MHz 插两拍。这个关系在手册的 Flash 特性表里有，但很多人只看开头，不看那张表。

等待周期的代价不是线性的。插入等待后，每一次取指都可能停顿，实测有效性能比 1.25 DMIPS/MHz 的理论值低一截。芯片给了两个补救手段：一是预取缓冲（PRFTBE），把 Flash 的一次读取当成一个小缓存行，顺序执行时代码能连续供给；二是把热点函数搬到 SRAM 里执行，SRAM 是零等待的，代价是吃掉宝贵的 20 KB。

注意：改等待周期必须在对 Flash 的任何访问之前完成。中断向量表、常量字符串都在 Flash 里，顺序错了就是 HardFault。

4.3 向量表重定位：bootloader 加 app 的必修课

有 bootloader 的场景下，app 被烧到 0x08000000 之后的一个偏移地址（比如 0x08004000）。app 启动时如果还按默认地址取中断向量，取到的就是 bootloader 的向量表，中断全跑错地方。

解决办法是写SCB->VTOR，把向量表基址改到 app 自己的位置。这一步在跳转前后都要做：bootloader 跳之前要关中断、复位外设、设好新的 MSP，app 的第一件事是重设 VTOR。漏掉任何一步，现象都是「程序能跑，但一进中断就飞」。

4.4 96 位 UID 与 CRC：两个被低估的小外设

器件手册里有两个小到容易被忽略的功能：96 位唯一 ID 和硬件 CRC 单元。

UID 在系统存储区的一个固定地址，三个 32 位字，出厂写入不可改。它的用途不是「防抄板」——那需要真正的加密——而是给设备一个出厂身份，用于序列号、许可证绑定、多机通信时的地址分配。很多产品用它生成 MAC 地址的后三字节，虽然不规范，但足够区分同一批次里的设备。

CRC 单元是硬件实现的，多项式固定为 0x04C11DB7，输入输出都不做位反转，初值写任意值即清成全 1。它的速度优势在整片 Flash 校验时非常明显，软件算几十 KB 要几毫秒，硬件一个字节一个周期就完了。

/* 读 96 位 UID，并用硬件 CRC 校验一段数据 */ #define UID_BASE ((volatile uint32_t *)0x1FFFF7E8UL) #define CRC_DR (*(volatile uint32_t *)0x40023000UL) void read_uid(uint8_t out[12]) { for (int i = 0; i < 3; i++) { uint32_t w = UID_BASE[i]; /* 三个 32 位字，按小端展开 */ out[i*4+0] = (uint8_t)(w); out[i*4+1] = (uint8_t)(w >> 8); out[i*4+2] = (uint8_t)(w >> 16); out[i*4+3] = (uint8_t)(w >> 24); } } uint32_t crc32_block(const uint32_t *data, uint32_t words) { CRC_DR = 0xFFFFFFFFu; /* 写任意值即复位，初值全 1 */ for (uint32_t i = 0; i < words; i++) CRC_DR = data[i]; /* 每写一个字，硬件自动迭代一次 */ return CRC_DR; /* 无输出异或，直接取结果 */ }

crc32_block的返回值跟常见软件库算出来的结果对不上，是先有踩坑才有人想明白的：软件库里流行的那套 CRC32 通常带初值 0xFFFFFFFF、输出异或 0xFFFFFFFF、输入输出位反转，而硬件这三件事一件都不做。两边要互通，就得在软件侧手动补上反转和异或，或者干脆约定用硬件的约定做校验。

5. 总线与外设排查：DMA 抢不到通道、ADC 读数偏低是怎么回事

中密度器件的 9 种通信接口、7 个定时器、2 个 ADC 全部挂在 AHB 和两条 APB 上，而这套总线结构是固定分工的，不按需分配。很多看起来像「芯片有问题」的现象，拆开看都是总线带宽或请求映射的必然结果。

5.1 AHB/APB 分频链与定时器的 ×2 补偿

APB1 最高 36 MHz，APB2 最高 72 MHz，这个划分决定了外设的天花板。GPIO、ADC1/2、USART1、SPI1、TIM1、AFIO 在 APB2 上，能跑满 72 MHz；TIM2/3/4、USART2/3、SPI2、I2C1/2、CAN、USB 在 APB1 上，最多 36 MHz。

这里有个设计细节很值得说：定时器的时钟并不严格等于 PCLK。如果 APB 预分频系数是 1，定时器时钟等于 PCLK；如果预分频系数不是 1，定时器时钟是 PCLK 的两倍。这是硬件层面补偿出来的机制，目的是让定时器即使在 APB1 被降到 36 MHz 时，依然能拿到 72 MHz 的计数时钟，保持分辨率。

理解了这条规则，就能算清楚：APB1 分频为 2、PCLK1 为 36 MHz 时，TIM2/3/4 实际时钟是 72 MHz。配置 PWM 时按 36 MHz 去算预分频值，占空比会差一倍，这是非常经典的翻车点。

5.2 7 通道 DMA 的固定请求映射与仲裁

DMA 有 7 个通道，但要服务定时器、ADC、SPI、I2C、USART 一大串外设，通道数明显不够。芯片给的解法是「固定映射 + 软件分时」：每个通道能响应哪几个外设的请求是焊死的，比如 ADC1 只能走通道 1，不存在配置成别的通道的可能。

为什么这么设计？因为动态可配置的交叉开关在硅片上要占面积，而这个价位的芯片面积预算非常紧。固定映射的代价是外设组合受限：如果你同时要用 ADC1 和 USART3 发送，得先确认它们不在同一个通道上冲突，冲突了就只能靠软件在时间上错开，或者改用中断搬运。

仲裁规则也简单：多个通道同时请求时，通道号小的优先。所以高频外设不要占低编号通道，否则会饿死后面的。

/* ADC1 连续扫描 + DMA1 通道 1 循环搬运，CPU 全程不参与 */ static void adc_dma_start(uint16_t *buf, uint32_t n) { RCC_APB2ENR |= (1u << 9) | (1u << 0); /* ADC1 与 AFIO 时钟在 APB2 */ RCC_AHBENR |= (1u << 0); /* DMA1 时钟在 AHB，别开到 APB 上 */ DMA1_Channel1->CPAR = (uint32_t)&ADC1->DR; /* 外设端地址固定不动 */ DMA1_Channel1->CMAR = (uint32_t)buf; /* 内存端地址递增 */ DMA1_Channel1->CNDTR = n; /* 传输个数，循环模式下硬件自动重装 */ DMA1_Channel1->CCR = (1u << 5) /* CIRC：循环模式，不置位则传完就停 */ | (1u << 7) /* MINC：内存地址递增 */ | (1u << 8) /* PSIZE = 16 位 */ | (1u << 10) /* MSIZE = 16 位，必须与 ADC 数据宽度一致 */ | (1u << 0); /* EN：启动通道 */ ADC1->CR2 |= (1u << 0); /* ADON，开始转换 */ }

CIRC不置位是最常见的误用：程序只采到第一批数据，之后CNDTR归零、通道自动关闭，看起来像 DMA 挂了。PSIZE和MSIZE必须一致，一个是 16 位一个是 8 位的话，数据会被拆成两半错位写入，读出来是乱码。CPAR指向的是 ADC 数据寄存器，这个地址永远不变，所以PINC不能开。

5.3 五条实际踩坑记录

第一条：现象是板子上电偶尔不启动，按一下复位就好。原因是电源上升沿太慢，VDD 还没越 POR 阈值，内部复位电路已经释放，内核在不稳定的电压下跑飞。解决办法是查手册的 POR/PDR 上升门限表，把电源的软启动时间压下去，或者加大复位脚电容。这类问题纯靠代码查不出来。

第二条：现象是 USB 设备在部分电脑上枚举失败，换台机器又好了。原因是 PLL 从 HSI/2 倍频到 48 MHz，RC 振荡器的漂移超出了 USB 的容差。解决办法只有一个，换成 HSE 晶振做 PLL 源。这条在手册的 USB 章节写得很清楚，但例程里为了省一个晶振常常默认用 HSI。

第三条：现象是 ADC 采出来的值整体偏小且随通道数增加更明显。原因是 ADC 时钟超过 14 MHz，采样保持电容还没充到位就开始转换。解决办法是把 ADC 预分频改大，或者把采样周期从 1.5 个周期改到 55.5 个周期，同时降低信号源阻抗。

第四条：现象是 DMA 只搬了第一批数据就再没动静。原因是没开循环模式，CNDTR减到零后通道自动关闭且不会重装。解决办法是置位CIRC，或者在传输完成中断里手动重写CNDTR和EN。

第五条：现象是某个 GPIO 接 5 V 信号后读数乱跳，甚至引脚发热。原因是有 5 V 容忍能力的引脚在手册引脚定义表里是单独标注的，并非所有 IO 都支持；更关键的是，同一个引脚切到模拟模式后就不再是 5 V 容忍。解决办法是对照引脚定义表逐脚确认，模拟输入脚前面加限压。

6. 设计取舍：这份手册真正该读的是「条件」而不是「参数」

把上面几章串起来看，会看到一个很清晰的设计取向：这颗芯片的每一个亮点，背后都跟着一条明确的限制条款，而这条限制条款往往才是决定方案能不能落地的关键。

这套「高性能但处处设限」的风格，本质上是成本与通用性的折中。72 MHz 的内核配 20 KB SRAM，说明设计目标是把算力给足、把存储给紧，让成本落在低端价位；APB1 限制在 36 MHz，是因为 CAN 和 USB 的控制器在那条总线上，把频率拉高带来的功耗和面积不划算；DMA 通道固定映射，是为了省掉交叉开关的硅片面积。

理解了这层取舍，读手册的方式应该改变：先翻到电气特性表和引脚定义表，把工作条件确认下来，再回来看特性列表。我在一个批量项目上曾经吃过一次亏——特性页看到「几乎全部 IO 都是 5 V 容忍」，就直接把 5 V 传感器接上去了，结果那个引脚在模拟模式下工作，量产三百块板子回来一半读数漂移。从那以后我每次做硬件评审，都会强制走一遍「逐脚对照引脚定义表 + 核对电气特性表里的测试条件」，哪怕这个型号已经用过十几次。

这份英文手册的完整版把每一张表的测试条件、每一个参数的测量方法都写在了正文里，比任何二手翻译都可靠。需要对照原版表格做选型和底层驱动开发的，可以在资源里拿到这份文档，逐页核对一遍参数条件，比在看板上反复试错省时间得多。希望帮到你。

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