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数字IC前端https://blog.csdn.net/weixin_45791458/category_12173698.html?spm=1001.2014.3001.5482

引言

脉动结构（也称为脉动阵列）表示一种有节奏地计算并通过系统传输数据的处理单元(PEs)网络。这些处理单元有规律地泵入泵出数据以保持规则的数据流。因此，脉动阵列的特征是模块化和规则化，这对于VLSI设计来说是一个重要的性质。脉动阵列可以作为与主机配合的协处理器，从主机接收数据进行计算并将最终结果返回主机。这个操作类似心脏的血液流动，因此被称为“脉动”。

典型情况下，脉动阵列的所有处理单元是相同的，且全流水的（即PE包含触发器等延时单元），通常只包含局部互联。然而，为了增加脉动阵列的实用性，一些设计也存在放宽。这些放宽包括：不仅使用局部互连，还使用邻近（接近，但不是最近的）互连，使用数据广播操作，以及在系统中使用不同的处理单元，特别是在边界处。通过这些放宽措施，可以为数字信号处理(DSP)应用设计一系列模块化、规则和高效的数据驱动阵列架构。

本文以串行FIR滤波器为例介绍了脉动阵列设计方法学，其中可以使用线性映射或投影技术为任何给定的规则迭代算法设计多种流线架构。

脉动阵列设计方法学

流线架构是通过在规则依赖图上使用线性映射技术来设计的。依赖图中的边表示前置约束。一个依赖图(DG)如果在任何节点中某个方向上的边的存在，意味着在依赖图中的所有节点在同一方向上都有相应的边，那么该依赖图被称为规则依赖图。

作为一个例子，考虑如下所示的3抽头FIR滤波器的依赖图，如图1所示。

图1 FIR滤波器的依赖图（空间表示）

这个依赖图有3个基本的边（用表示）：输入用向上的边用向量表示为(0, 1)，系数用向右的边用向量表示为(1, 0)，输出用下右下角移动的边用向量表示为(1, -1)。由于依赖图中的所有节点都包含这3种边，因此该依赖图是规则的。

该依赖图对应于一个空间表示，因为其中没有为任何计算分配时间不。映射技术将空间表示转换为空间-时间表示，在空间-时间表示中，每个节点被映射到某个处理单元，并且被调度到某个时间步。

脉动阵列设计方法学将一个N维的依赖图映射到一个低维的脉动阵列。在本文中，只考虑一级映射，即将一个N维的依赖图映射到一个(N-1)维的脉动阵列（对于FIR滤波器而言是将2维依赖图映射到1维脉动阵列）。

下面定义脉动阵列设计中的基本向量：

• 投影向量（也称迭代向量）：，如果两个节点间的距离为投影向量的整数倍，则他们由同一个处理单元计算。
• 处理器空间向量：，任何坐标为的节点由处理单元计算。
• 调度向量：，任何坐标为的节点在时间步计算。
• 硬件利用率：，这是因为同一个处理单元的两次计算相隔。

对于给定的问题，可以通过选择不同的投影向量、处理器空间向量和调度向量来设计多种脉动阵列，但这些向量必须满足以下推导出的两个可行性约束。

1、处理器空间向量和投影向量必须彼此正交（内积为0）。如果节点A和B间的距离等于投影向量的整数倍，即，则这两个节点由同一个处理单元计算，所以，即。

2、如果节点A和B被映射到同一个处理器，那么其不能同时计算，所以，即。

另外，将空间表示转换为空间-时间表示时，引入处理器轴，时间步轴。 将依赖图映射到脉动阵列时，每个依赖图中的边对应脉动阵列中的一个延时边，方向，延时值为。

设计2（输入广播、权重移动、输出保持）

设计2通过选择如下投影向量、处理器向量和调度向量得到：

可以很容易地验证，这些向量满足提到的两个可行性约束，并且可得到：

• 任何坐标为的节点由处理单元计算。
• 任何坐标为的节点在时间步计算。
• 硬件利用率为。

在空间-时间表示中，处理器轴对应空间表示中的轴，时间步轴对应空间表示中的轴，如图2所示。

图2 FIR滤波器的空间-时间表示

由图2可以看出，输入在同一时间步会被广播到所有的处理单元，权重会出现在不同的处理单元和时间步，而输出则保持在相应处理单元中。

将依赖图映射到脉动阵列时，边映射的情况如表1所示。

表1 设计2的边映射情况

			（方向）	（延迟）
输入: (0, 1)	(1, 1)	(1, 0)	1	0
权重: (1, 0)			1	1
输出: (1, -1)			0	1

图3给出了设计2的脉动阵列框图，其中D代表有延时单元（如触发器）的边。

图3 设计2的脉动阵列框图

图3也许会使人产生疑惑：为什么只需要三个？为什么要将的权重输出连接到的权重输入？

这两个问题需要结合图2理解，首先来看处理器轴，你可能会理解为处理器轴上的每一个值都对应一个单独的处理单元（比如对应，对应，...，对应），但这是错误的，因为在输出后就再也不会被利用到。在时间步为1时，在计算和，在计算和，按照错误的理解，应该存在第四个处理单元用于计算和，但此时正空闲，所以可以让完成的任务，在这之后，继续完成的任务，对于和也是如此，因此只需要三个。在理解了第一个问题后，第二个问题也就迎刃而解了，因为需要完成的任务，他就需要得到所需要的的权重，这可以看做将权重输出给，就好像真有一个似的。

设计2的具体实现如图4所示。

图4 设计2的具体实现

在图4中，每个上标注了自己负责的输出，同时需要注意的是，每个PE需要在恰当的时机切换任务，例如当完成了的输出后，需要抛弃之前的累加结果并开始的计算。

下一章

数字IC前端学习笔记：脉动阵列的设计方法学（三）https://chenzhang.blog.csdn.net/article/details/144495277本文参考《VLSI Digital Signal Processing Systems Design and Implementation》，作者为Keshab K.Parhi。