182、 PCIE IP核配置与集成：从一次深夜调试说起凌晨两点，调试间里只剩下示波器的蜂鸣声。FPGA的PCIE链路死活起不来，LTSSM状态机卡在Detect状态纹丝不动。工程编译没问题，约束也检查了三遍，问题到底出在哪？最后发现是IP核配置时那个不起眼的“Reference Clock Frequency”设成了100MHz，而板上实际接的时钟是125MHz。就这一个参数，让整个团队折腾了整整两天。IP核选型：别在第一步就埋雷Xilinx的XDMA、Intel的PCIe Hard IP、还有各家第三方IP，选型时得先问清楚几个事。第一是应用场景——是做端点设备（Endpoint）还是根复合体（Root Complex）？大部分FPGA应用都是端点，但如果你要做定制化的PCIe交换机，那得另说。第二看通道数和速率。Gen3 x8听起来很美好，但你的板子走线能保证信号完整性吗？我见过太多项目盲目追求高配置，结果在板级调试时吃尽苦头。实际经验是：Gen2 x4对大多数嵌入式场景已经足够，而且调试难度直线下降。// 错误示范：盲目上最高配置 // pcie_gen3_x8_inst ( // 板子走线根本hold不住 // .pcie_rxp(pcie_rxp), // 等长没做好，链路训练直接失败 // .pcie_rxn(pcie_rxn) // ); // 建议这样：从实际需求出发 pcie_gen2_x4_inst ( // 稳定第一，性能第二 .pcie_rxp(pcie_rxp),